初识Verilog，了解“自顶而下”的设计思路

[视频作者] 钟哥在充电

[视频时长] 4:37

[视频类型] 计算机技术

Verilog HDL（简称 Verilog ）是一种硬件描述语言，用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。这一小节简单了解一下Verilog的基本概念，了解一下它的发展历史，学习Verilog自顶而下的设计思路。